EUREKA-CATRENE Dynamic ULP

Syfte och mål

Projektets syfte är att etablera i Sverige en design plattform för komplexa nästa generations CMOS-system-on-chip design. Design miljön kommer att användas för att utveckla kretsar och design metoder för att stödja ST-Ericsson i deras framtida mobiltelefon chipset platformar baserat på CMOS SOI halvledarprocesser. Med teknologin kommer Acreo att implementera snabba digitala gränssnitt samt analoga och RF-transceiver blockar som kan stödja ST-Ericssons produkt roadmap. Kretsar kommer att demonstreras under det sista året med en demonstration plattform.

Resultat och förväntade effekter

Genom att implementera detta projekt, kan det förväntas att en plattform (Design Kit, modeller och bibliotek) för framtida 22/20nm SOI CMOS-design kommer att valideras genom design och elektrisk verifering. Särskilda hög hastighet digitala och analoga kretsar kommer att utformas och verifieras i kisel för mobiltelefon chipset tillämpningar. ST-Ericsson och Acreo kommer att få särskild SOI designkompetens med nästa generations CMOS-teknik och design metoder för att ge ett försprång över sin konkurenter för utveckling av nya produkter.

Upplägg och genomförande

Projektet är uppdelat i fem arbetspaket: WP1: Teknik WP2: Design Enablement WP3: Design Platform WP4: Design Enhancement WP5: Demonstrator Acreo kommer att delta i WP3, WP4 och WP5. I WP3 kommer Acreo att implementera design plattform och använda den för att designa, simulera och testa kretsar för digitala gränssnitt, PLL och stödjande analoga funktioner. I WP4 kommer Acreo att göra design förbättringar för att stödja trade-off mellan ström och prestanda. I WP5 ska Acreo utveckla en PCB-baserad demonstrator baserad på kretsarna som tas fram i WP4.